تقع الشركات المصنعة الأكثر تقدمًا لمعالجات الكمبيوتر في منتصف أول تغيير كبير في بنية الجهاز منذ عقد – التحول من finFETs إلى nanosheets. يجب أن تحدث عشر سنوات أخرى تغييرًا أساسيًا آخر ، حيث يتم تكديس أجهزة الصفائح النانوية فوق بعضها البعض لتشكيل FETs تكميلية (CFETs) ، قادرة على قطع حجم بعض الدوائر إلى النصف. لكن الخبراء يقولون إن الخطوة الأخيرة من المرجح أن تكون عبئًا ثقيلًا. قد يؤدي ترانزستور في الوسط يسمى ورقة الشوكة إلى استمرار تقلص الدوائر دون بذل الكثير من الجهد.
جاءت فكرة ورقة forksheet من استكشاف حدود بنية الصفيحة النانوية ، كما يقول Julien Ryckaert ، نائب الرئيس لتقنيات المنطق في Imec. الميزة الرئيسية للصفائح النانوية هي الأكوام الأفقية من شرائط السيليكون المحاطة ببوابة التحكم الحالية. على الرغم من أن أوراق النانو دخلت الإنتاج مؤخرًا ، كان الخبراء يبحثون بالفعل عن حدودها منذ سنوات. تم تكليف شركة Imec باكتشاف “عند أي نقطة ستبدأ الصفيحة النانوية في الانهيار” ، على حد قوله.
وجد فريق Ryckaert أن أحد القيود الرئيسية لتقليص المنطق القائم على الورقة النانوية هو الحفاظ على الفصل بين نوعي الترانزستور اللذين يشكلان منطق CMOS. يجب أن يحافظ النوعان – NMOS و PMOS – على مسافة معينة للحد من السعة التي تقوض أداء الأجهزة واستهلاك الطاقة. يقول ريكارت: “ورقة الشوكة هي وسيلة لكسر هذا القيد”.
بدلاً من أجهزة الألواح النانوية الفردية ، يقوم مخطط ورقة الشوكة ببنائها كأزواج على جانبي الجدار العازل. (لا ، إنها لا تشبه الشوكة كثيرًا.) يسمح الجدار بوضع الأجهزة بالقرب من بعضها دون التسبب في مشكلة في السعة ، كما يقول ناوتو هوريغوتشي ، مدير تقنية CMOS في Imec. يمكن للمصممين استخدام المساحة الإضافية لتقليص الخلايا المنطقية ، أو يمكنهم استخدام المساحة الإضافية لبناء ترانزستورات بألواح أعرض تؤدي إلى أداء أفضل ، كما يقول.
تنتقل الترانزستورات الرائدة بالفعل من بنية الترانزستور ذات التأثير الميداني (FinFET) إلى الصفائح النانوية. الهدف النهائي هو تكديس جهازين فوق بعضهما البعض في تكوين CFET. قد تكون ورقة الشوكة خطوة وسيطة على الطريق.IMEC
يقول هوريغوتشي عن الجهاز الذي تتوقع شركة Imec أن تصل إلى الجاهزية الإنتاجية حوالي عام 2032: “من المحتمل أن يكون CFET هو بنية CMOS النهائية”. لكنه يضيف أن CFET “التكامل معقد للغاية.” يعيد Forksheet استخدام معظم خطوات إنتاج الألواح النانوية ، مما يجعله أسهل في العمل ، كما يقول. تتوقع Imec أنه قد يكون جاهزًا حوالي عام 2028.
ومع ذلك ، لا يزال هناك العديد من العقبات التي يجب تجاوزها. يقول هوريغوتشي: “إنه أكثر تعقيدًا مما كان يُعتقد في البداية”. من منظور التصنيع ، فإن الجدار العازل يمثل نوعًا من الصداع. هناك عدة أنواع من العوازل المستخدمة في CMOS المتقدم والعديد من الخطوات التي تتضمن حفرها بعيدًا. إن صنع أوراق الشوكة يعني نقش هؤلاء الآخرين دون مهاجمة الجدار عن طريق الخطأ. لا يزال السؤال مفتوحًا حول أنواع الترانزستور التي يجب أن توضع على جانبي الجدار ، كما يقول هوريغوتشي. كانت الفكرة الأولية هي وضع PMOS على جانب و NMOS على الجانب الآخر ، ولكن قد تكون هناك مزايا لوضع نفس النوع على كلا الجانبين بدلاً من ذلك.
من مقالات موقعك
مقالات ذات صلة حول الويب
